dc.date.accessioned | 2013-03-12T08:00:24Z | |
dc.date.issued | 2008 | en_US |
dc.date.submitted | 2008-05-26 | en_US |
dc.identifier.citation | Senland, Geir Aarstad. Design av arkitektur for evolusjonær maskinvare basert på intern rekonfigurering av FPGA. Masteroppgave, University of Oslo, 2008 | en_US |
dc.identifier.uri | http://hdl.handle.net/10852/9907 | |
dc.description.abstract | Det ble i denne oppgaven designet en arkitektur for evolusjonær maskinvare basert på intern rekonfigurering av FPGA. Til å utføre intern rekonfigurasjonen av FPGA-en ble internal configuration access port (ICAP) brukt. Programmet PlanAhead fra Xilinx ble brukt til å designe den interne rekonfigurasjonsdelen av arkitekturen.
Motivasjonen for oppgaven var å introdusere fleksibilitet til et signal- og klassifikasjonssystem, ved å bruke intern rekonfigurasjon av FPGA. Klassifikasjonssystemet består av flere klassifikasjonsmoduler. For å oppnå fleksibilitet i klassifikasjonssystemet ble det utviklet flere ferdig syntetiserte klassifikasjonsmoduler av ulik størrelse tilgjengelig i et eksternt minne, som kan benyttes ved behov. De forskjellige konfigurasjonene av klassifikasjonsmodulene representeres ved delvise bitstrenger. Disse delvise bitstrengene brukes til å utføre intern rekonfigurasjon
av FPGA.
Det ble sett på rekonfigurasjonstider ved å lese inn de delvise bitstrengene fra CompactFlash og skrive dem til ICAP, som rekonfigurerte en FPGA. Det ble også sett på rekonfigurasjonstider ved å ha de delvise bitstrengene lagret i et eksternt SDRAM minne, hvor de så ble skrevet inn til ICAP, som utførte intern rekonfigurasjon.
Det ble utviklet et System On Chip (SoC) design på en Xilinx Virtex-II FPGA. SoC systemet bestod av en PowerPC, UART, ICAP, en SDRAM kontroller og et CompactFlash grensesnitt SysAce. For å foreta intern rekonfigurasjon av FPGA med klassifikasjonsmoduler av forskjellig størrelse ble det utviklet et program som ble kjørt på PowerPC-en. Dette programmet bruker UART til å kommunisere med PC, hvor det ble gitt instruksjoner om hvilken klassifikasjonsmodul FPGA-en skulle rekonfigureres med.
Ut i fra rekonfigurasjonstidene viser det seg at det er best å ha de delvise bitstrengene lagret i et eksternt SDRAM minne. Ved å optimalisere koden som brukes av ICAP i tillegg til å bruke PowerPC-ens cache, ble det oppnådd lave rekonfigurasjonstider helt ned til 6 ms. | nor |
dc.language.iso | nob | en_US |
dc.title | Design av arkitektur for evolusjonær maskinvare basert på intern rekonfigurering av FPGA | en_US |
dc.type | Master thesis | en_US |
dc.date.updated | 2008-10-31 | en_US |
dc.creator.author | Senland, Geir Aarstad | en_US |
dc.date.embargoenddate | 10000-01-01 | |
dc.rights.terms | Dette dokumentet er ikke elektronisk tilgjengelig etter ønske fra forfatter. Tilgangskode/Access code A | en_US |
dc.rights.terms | forever | en_US |
dc.subject.nsi | VDP::420 | en_US |
dc.identifier.bibliographiccitation | info:ofi/fmt:kev:mtx:ctx&ctx_ver=Z39.88-2004&rft_val_fmt=info:ofi/fmt:kev:mtx:dissertation&rft.au=Senland, Geir Aarstad&rft.title=Design av arkitektur for evolusjonær maskinvare basert på intern rekonfigurering av FPGA&rft.inst=University of Oslo&rft.date=2008&rft.degree=Masteroppgave | en_US |
dc.identifier.urn | URN:NBN:no-19174 | en_US |
dc.type.document | Masteroppgave | en_US |
dc.identifier.duo | 76591 | en_US |
dc.contributor.supervisor | Jim Tørresen | en_US |
dc.identifier.bibsys | 080983111 | en_US |
dc.rights.accessrights | closedaccess | en_US |
dc.identifier.fulltext | Fulltext https://www.duo.uio.no/bitstream/handle/10852/9907/1/Senland.pdf | |